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R
Detailed Description
The JTAG debug port supports the four required JTAG signals: TCK, TMS, TDI, and TDO.
It also implements the optional TRST signal. The frequency of the JTAG clock signal can
range from 0 MHz (DC) to one-half of the processor clock frequency. The JTAG debug port
logic is reset at the same time the system is reset, using TRST. When TRST is asserted, the
JTAG TAP controller returns to the test-logic reset state.
Figure 1-7 shows a 38-pin Mictor connector that combines the CPU Trace and the CPU
Debug interfaces for high-speed, controlled-impedance signaling.
Note: MICTOR_* pins are only available on the ML507 board. These pins are not connected on the
ML505 and ML506 boards.
Mictor 38 (P22)
2.5V
TRC_TS6
TRC_TS5
TRC_TS4
TRC_TS3
TRC_TS2E
TRC_TS1E
TRC_TS2O
TRC_TS1O
MICTOR_22
MICTOR_20
MICTOR_18
MICTOR_16
TRC_VSENSE NC
NC
NC
TRC_CLK
NC
NC
38
36
34
32
30
28
26
24
22
20
18
16
14
12
10
8
6
4
2
37
35
33
31
29
27
25
23
21
19
17
15
13
11
9
7
5
3
1
NC
NC
NC
NC
MICTOR_37
MICTOR_35
MICTOR_33
MICTOR_31
MICTOR_29
MICTOR_27
MICTOR_25
MICTOR_23
CPU_TRST
FPGA_CS0_B
CPU_TMS
CPU_TCK
CPU_TDO
PC4_HALT_B
MICTOR_5
GND, G1, G2, G3, G4, G5
UG347_06_011008
Figure 1-7:
Combined Trace/Debug Connector Pinout
Table 1-21 shows the CPU trace/debug connections from P22 to the FPGA and BDM.
Table 1-21:
CPU Trace/Debug Connection to FPGA
Pin Name (1)
-
-
-
-
MICTOR_5
TRC_CLK
PC4_HALT_B
(CPU_HALT_N)
FPGA Pin (U1)
NC
NC
NC
A24
AD9
W9
Mictor Pin (P22)
1
2
3
4
5
6
7
BDM Pin (J51)
11
-
ML505/ML506/ML507 Evaluation Platform
UG347 (v3.1.2) May 16, 2011
NC
www.xilinx.com
8
39
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IAC5EQ INPUT MODULE AC 10MA 5VDC
IB8RM SURGE SUPP 8OUT 12'CORD W/REMOTE
IBAR12-20T SURGE SUPPRSSR 20A 12OUT RACKMNT
相关代理商/技术参数
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